[Thread Ufficiale] AMD RYZEN AM5 ZEN4

[Gyammy85]

Originariamente inviato da Cutter90

Non c'è alcun motivo che conosca per rimanere ancora a W10....

Concordo, win 11 è un miglioramento a 360 gradi

[CtrlAltSdeng!]

Tipo "E' il sistema operativo pensato intorno a te"?

[SnobWatch]

Originariamente inviato da Cutter90

Eccomi, ho fatto qualche prova in questi giorni. Intanto penso di aver capito un po' di disguido. nel mio tempo totale includevo l'arrivo al desktop e non alla schermata di login. Questo perchè io l'ho levata. E quando la rotella di windows gira sta già precaricando i programmi in backgroud, quindi quel tempo va rimosso perchè molto dipendente dai nostri programmi all'avvio.
Quindi, ho inserito il login in modo da arrivare fino a lì per cronometrare.
Ho disabilitato il power down e il Context restore. E al login ci arriva in 38 secondi circa., 16 di Bios dal tesk manager
Ah, cosa importante Ho disattivato l'avvio rapido e l'ibernazione che non mi piacciono per nulla. Non tolgo la corrente dalla ciabatta (non fa bene secondo me)
Nel frattempo sono andato anche a toccare ancora il PBO sono arrivato stabile a -40 con "PBO LIMIT" impostato su "MOtherboard".
CPU Z: 7650 multicore e 700 single come risultato
Ora i 5050 sono quasi fissi quando la cpu viaggia anche al 100%. Testato tutto con CB 24, 1090 in multicore e 114 in single (80 gradi max)

Quindi il caso per me è "quasi chiuso", dove il quasi è perchè cmq ci mette sempre 18 secondi in più del mio vecchio intel. Ma lo ritengo chiuso poichè ho visto che con il 7800 x3d nessuno ha tempi nettamente più veloci come quelli di intel. Quindi direi che "sono arrivato".
Resta cmq uno di quei casi in cui più si va a vanti e più si va indietro, cosa che non mi piace per nulla.
Ma alla fine non mi cambia quasi nulla all'atto pratico

Fintanto che non riesci a abilitare il context restore e il Power down il caso puoi pure chiuderlo ma almeno non ti lamentare dei tempi di boot.
Il mio 7950X3D boota più veloce del mio vecchio 13900K su Z690

[Cutter90]

Originariamente inviato da SnobWatch

Fintanto che non riesci a abilitare il context restore e il Power down il caso puoi pure chiuderlo ma almeno non ti lamentare dei tempi di boot.
Il mio 7950X3D boota più veloce del mio vecchio 13900K su Z690

Ma se go scritto nel messaggio dopo che ho scritto "disabilitati" invece che "abilitati"?
Ma vogliamo leggere quello che uno scrive o no?
Non mi interessa quanto boota il tuo rispetto al 13900k.
Il mio lo fa nel doppio del tempo del mio 11900k e anche del mio 10850 che ho al lavoro tra l atro.
Questo è il punto. E non è che "sono io". La piattaforma con il 7800 x3d ha questo tempo di boot e online sono tutti messi come me.
Ram cpu mobile quello che vuoi. Ma il tempo è questo e non c'è modo di mgilorare più di così da quello che ho capito.

[mikael84]

Originariamente inviato da paolo.oliva2

@Michael

https://www-tweaktown-com.translate....t&_x_tr_pto=sc



ci sono 2 punti da questa affermazione ufficiale TSMC.

1° Che TSMC ha in ROAD-MAP un A16 nel 2026 già come produzione commerciale, quindi credo impossibile che nanometrie meno spinte quali l'N2 possa slittare al 2027... mi pare più logico che il 2nm sia nel 2025.

2° Arrivare ad un processo 16A utilizzando macchinari il cui costo è -50% si riflette sul prezzo a wafer, e manco di poco... dai 500$ ai 1000$ sicuramente, ma potrebbe anche essere 2000$.

Si, il 16A di tsmc SPR (alimentazione dal retro dei transistor che verrà introdotta già dai 20A di intel) insieme ai GAAFET, saranno il passo in avanti di TSMC, però un conto sono le tempistiche, un conto l'utilizzo di tale processo, che ricordo, insieme al GAAFET portano pochissimi vantaggi.

Il 2nm lvt, è dato per il 2025, ma salvo Apple non è appetibile per nessuno.

Originariamente inviato da paolo.oliva2

Nell'ultima discussione avevi evidenziato che TSMC nel 2024 produrrà per lo più a 4nm... ma bisogna tenere presente che l'N4P è al momento la nanometria mondiale commerciale più spinta... e visto che i big producono tutti da TSMC, nessuno avrebbe comunque l'ansia di commercializzare un prodotto inferiore alla concorrenza, con il vantaggio di massimizzare i profitti.

E l'altro punto era il costo/Wafer della nanometria più spinta.
Bisognerà fare gli opportuni controlli, perchè a mio parere il numeretto della nanometria lo trovo più consono con TSMC e più sparato per Intel, ma certamente avrebbe un impatto notevole un costo del 10% inferiore nel nodo TSMC vs Intel, se le rese e le caratteristiche del nodo fossero simili.
Facendo un esempio di quello che intendo... se il 9950X fosse N3E al posto che N4P, ad AMD costerebbe +20% (il die) ma probabilmente non otterrebbe un +20% prestazionale sull'N4P. (che poi il die costi 30€ e la CPU 600€, quello è un altro discorso, perchè comunque si valuta a parità di margine).

Qua diciamo che si apre un mondo, ed è più complesso, da gate/CPP/CGP, nand, c'è qualche differenza, soprattutto lato nand, fin, ma mediamente i valori di Intel con TSMC sono simili. Quindi, se utilizziamo una nomenclatura universale, possiamo tranquillamente parlare di pari nanometria. Quindi intel 4 vs TSMC 4-5. Meno samsung, che ha valori quasi a metà strada, ed ha confermato di essere in alto mare con gli MBCFET (GAAFET) a livello di rese, le stesse che impedirono ad nvidia con Ampere di utilizzare il 7nm e la tecnologia EUV.

Sul 3nm, una precisazione, è molto costoso, ma è pur vero che i 3nmP, entrano in produzione solo quest'anno, infatti nvidia pare utilizzare il 4nmp per una sorta di refresh, e quindi lancerà il vero progetto a fine 2025-2026, mentre AMD, avrà bisogno anch'essa del 3nm, per ridisegnare il progetto..

Originariamente inviato da paolo.oliva2

Al momento chi produce sull'N4 (e vari X, P, ecc.) da TSMC, ha fatto il trasbordo da quello prima a 5nm, quindi l'R&D è di gran lunga inferiore rispetto ad un passaggio al 3nm (che non sarebbe più compatibile in librerie).
Il salto a nanometrie più spinte per quanto riguarda l'ecosistema TSMC, si basa sulla decisione se convenga o meno, ma non sulla disponibilità del nodo. Esempio... Apple ha prodotto a 3nm da TSMC nel 2023, ma ci sono stati problemi per le rese e per prestazione/efficienza inferiore alle aspettative, tanto che Apple pagò a TSMC SOLAMENTE i die funzionanti. Ma ora come ora, sull'IA la lotta NVidia/AMD è a parità di nodo... (Intel mi pare che comunque l'NPU las produca da TSMC), sulle VGA AMD pare che non produrrà versioni top, quindi una 5090 a che pro a 3nm? Il confronto ARM con Qualcomm/Mediatek, finchè loro producono sul 4nm e producono da TSMC, problemi zero.

Ora... secondo me le cose (e le scelte AMD in TSMC) diventerebbero più chiare se anche la tempistica fosse chiara.

Sulla convenienza 3 e 4, dipende dal progetto e dalle rese.
Se prendiamo nvidia (su cui basa il prossimo progetto), è chiaro che necessitasse dei 3nm, non solo per le perf (chip da 1000watt e clock riduttivo visto i tensor capaci del FP4), ma si è dovuta adeguare al 4nm.

Ricordo che il modello HPC integra due monoliti over 800, che significa appena 30 rese, ovvero 15 die per wafer neppure puri, in quanto su die da 800mm2, ti devi imbattere con die storpi.

Una produzione a 4nmp di un 800mm2, viene quasi 550$ (x2 1100), una a 3nm, ti verrebbe appena 300$ (circa 6/650x2), in quanto il die scenderebbe a circa 5-550mm2, per via della densità logica. Senza considerare le rese extra e full, difficili su monolite al limite del reticolato.

.....
AMD con zen, passerà sicuramente ai 3nm, magari con zen6, quindi come intel i tempi di utilizzo si allungano, e vedo il 3nm come il prossimo vero PP.

Diciamo che una gen di nanometria sarebbe meglio spalmarla in 2 progetti, come fatto da zen2-3 e alder-raptor

Se fossi in AMD, ad esempio, mai utilizzerei il 2nm, visti i costi proibitivi.

Originariamente inviato da paolo.oliva2

Se riportiamo Zen5 a settembre e Arrow a ottobre, mi pare ovvio che per AMD produrre sull'N4P vs un Arrow su Intel2 sarebbe... "a rischio".
Ma se riportassimo Zen5 il 1° luglio e Arrow (desktop) 1° gennaio 2025 (come riporta pure Dell), che vorrebbe dire i K e per tutta la linea almeno 2° trimestre 2025, si stravolgerebbe tutto, perchè vorrebbe dire <---> 10 mesi da Zen5 4nm ad Arrow Intel2, con AMD già nei tempi per optare all'N3E (già rodato per Zen5C) e già avere i piedi belli piazzati per un N2 e per il 16A che TSMC lo da per metà 2026.
Io sto gran recupero di Intel su presunte difficoltà TSMC non lo vedo... anzi, io vedo una situazione di AMD di poter scegliere a seconda di cosa riesce a fare Intel sui suoi processi... ed una Intel che oramai non può più permettersi ritardi, altrimenti il settore server sparirebbe.

No a rischio no, in quanto sanno già ciò che produce il rivale ed adeguano il progetto. Non c'è chi calla l'asso, e spara stravolgimenti da cogliere impreparato l'avversario.
Sulla scelta, diciamo che sono entrambe costrette ad utilizzare la loro litografia ed adattarla. Intel non ha un 4nmp capace di compettere con il 4nmP di TSMC, e quindi vira sul 2nm per una questione di densità ed alcune migliorie. E' una sorta di intel 3 con i GAAFET.

Il n2, come detto sopra, vedrà le produzioni HP nel 2026, ma con una ISO del 15% perf/watt 0,75v, una densità quasi nulla, chi è il pazzo da utilizzarli così, visto che i costi passano da 20 a 25k$.

A queste condizioni, per me, meglio spremere i 3nm, che magari nel 2026 saranno scesi a 18. Infatti nvidia, e la stessa AMD gaming, lo utilizzeranno in quel periodo, e nel mentre i 16A maturano, sperando in costi migliori.

Originariamente inviato da paolo.oliva2

P.S.
Premetto che esempio Intel4, non lo giudico un nodo perchè produrre 10K wafer per Meteor e solamente mobile, non è un nodo per server/desktop.
Il fatto che Arrow e i successori perdano SMT2, mi fa ipotizzare una sorta di "dovuto", simile all'ibrido Alder per competere in MT/core-count con AMD. Prendere 1 core... AVX10 al posto di AVX-512, 1TH al posto di 2... siamo certi che non sia dovuto per riuscire a spinfere al massimo sul clock ed arrivare ad un determinato core-count?

Si, cambierà l'ISA per la questione AVX10 convergenti, ma il clock può essere anche un problema di nodo/circuito generale.
Alder e raptor potrebbero tranquillamente eseguire AVX512, ma hanno scelto di non specializzarli, e quindi consentire di spostare i thread andati versi gli e core ai p-core.

Questo aspetto, lo dovremmo approfondire, sperando di avere qualcosa in mano su questo 20A.

[Gyammy85]

Originariamente inviato da CtrlAltSdeng!

Tipo "E' il sistema operativo pensato intorno a te"?

Uso entrambi e win 10 mostra tutta la sua età, non ha senso tenerlo su hardware moderno

[paolo.oliva2]

Originariamente inviato da mikael84

...Si, cambierà l'ISA per la questione AVX10 convergenti, ma il clock può essere anche un problema di nodo/circuito generale.
Alder e raptor potrebbero tranquillamente eseguire AVX512, ma hanno scelto di non specializzarli, e quindi consentire di spostare i thread andati versi gli e core ai p-core.

Questo aspetto, lo dovremmo approfondire, sperando di avere qualcosa in mano su questo 20A.

Bella discussione .

Quello che mi chiedo... io ho la sensazione che il chiplet MCM per la serie 9000 possa essere ibrido...

Faccio solamente congetture. Intel senza SMT2 e per quello che si sa non frequenze massime come Intel7, non può competere in MT vs AMD se non con almeno 24 core (fossi in Intel mi concentrerei sulla fascia medio-bassa, ma Intel non vuole e non vorrà perdere d'immagine sulla fascia 1*900K), e io continuo a dire che un Zen5 X16 o ha un IPC/Frequenza alti o con un +10/15% di IPC e frequenze stile 5nm, non mi pare possa avere chissà quale margine per non aumentare il core-count.

Ora, il chiplet per Epyc è certo che sia o solamente Zen5 o solamente Zen5C, quindi non credo possibile che AMD produrrà chiplet ibridi solamente per il desktop.

Però nel mobile, monolitico, pare che la stesura sia tipo un CCX Zen5 + un CCX Zen5C con una L3 condivisa... e uno schema simile sarebbe virtualmente compatibile con il chiplet Zen5 (tale ed uguale a quello Epyc) + una impilazione di un CCX Zen5C (il core Zen5C è talmente piccolo che se impilato sopra la L3 del chiplet, che occhio e croce ha un'area del 50% del chiplet, potrebbe comunque contenere lo stesso core-count dei core Zen5 (1:1) e fino a 2X (1:2)... inoltre la L3 di suo non scalda granchè ed idem i core Zen5C meno dei core Zen5... quindi...

Tra l'altro... il chiplet Epyc Zen5C pare sarebbe X32... ma sembrerebbe uno specchio X16 * 2 se non lo specchio dello specchio di X8 * 4. Che fine farebbero i chiplet X32 N3E Zen5C fallati? Perchè... mia fantasia, se fossero tipo dei creackers, cioè si potessero "tagliare" in 4 (X8 * 4), si getta la parte fallata e quella sana la si riutilizzerebbe per un ibrido desktop, 1 "pezzo" X8 per ogni Chiplet X8 Zen5C (su questo ammetto di essermi sforzato in fantasia). Comunque è da tenere in considerazione che Zen5 mobile praticamente NDA zero... su Epyc "denso" si sa... l'unico avvolto nel mistero è il chiplet del desktop...

Però, quello che intendo è che per AMD, per contrastare Intel Arrow/Lunar/Phantom e Intel2/Intel1.8, a che pro passare all'N3E per aumentare la prestazione/efficienza/area senza aumentare il core-count, quando con l'N4P + ibrido Zen5C otterrebbero circa la medesima prestazione/efficienza/area del 3nm ma con il 4nm? Il tutto ad una frazione di costo produzione e R&D?

[maxsin72]

Originariamente inviato da Cutter90

Ma se go scritto nel messaggio dopo che ho scritto "disabilitati" invece che "abilitati"?
Ma vogliamo leggere quello che uno scrive o no?
Non mi interessa quanto boota il tuo rispetto al 13900k.
Il mio lo fa nel doppio del tempo del mio 11900k e anche del mio 10850 che ho al lavoro tra l atro.
Questo è il punto. E non è che "sono io". La piattaforma con il 7800 x3d ha questo tempo di boot e online sono tutti messi come me.
Ram cpu mobile quello che vuoi. Ma il tempo è questo e non c'è modo di mgilorare più di così da quello che ho capito.

In fondo 20 secondi di boot time in più non credo siano così importanti, non litigate dai

[maxsin72]

Originariamente inviato da paolo.oliva2

Bella discussione .

Quello che mi chiedo... io ho la sensazione che il chiplet MCM per la serie 9000 possa essere ibrido...

Faccio solamente congetture. Intel senza SMT2 e per quello che si sa non frequenze massime come Intel7, non può competere in MT vs AMD se non con almeno 24 core (fossi in Intel mi concentrerei sulla fascia medio-bassa, ma Intel non vuole e non vorrà perdere d'immagine sulla fascia 1*900K), e io continuo a dire che un Zen5 X16 o ha un IPC/Frequenza alti o con un +10/15% di IPC e frequenze stile 5nm, non mi pare possa avere chissà quale margine per non aumentare il core-count.

Ora, il chiplet per Epyc è certo che sia o solamente Zen5 o solamente Zen5C, quindi non credo possibile che AMD produrrà chiplet ibridi solamente per il desktop.

Però nel mobile, monolitico, pare che la stesura sia tipo un CCX Zen5 + un CCX Zen5C con una L3 condivisa... e uno schema simile sarebbe virtualmente compatibile con il chiplet Zen5 (tale ed uguale a quello Epyc) + una impilazione di un CCX Zen5C (il core Zen5C è talmente piccolo che se impilato sopra la L3 del chiplet, che occhio e croce ha un'area del 50% del chiplet, potrebbe comunque contenere lo stesso core-count dei core Zen5 (1:1) e fino a 2X (1:2)... inoltre la L3 di suo non scalda granchè ed idem i core Zen5C meno dei core Zen5... quindi...

Tra l'altro... il chiplet Epyc Zen5C pare sarebbe X32... ma sembrerebbe uno specchio X16 * 2 se non lo specchio dello specchio di X8 * 4. Che fine farebbero i chiplet X32 N3E Zen5C fallati? Perchè... mia fantasia, se fossero tipo dei creackers, cioè si potessero "tagliare" in 4 (X8 * 4), si getta la parte fallata e quella sana la si riutilizzerebbe per un ibrido desktop, 1 "pezzo" X8 per ogni Chiplet X8 Zen5C (su questo ammetto di essermi sforzato in fantasia). Comunque è da tenere in considerazione che Zen5 mobile praticamente NDA zero... su Epyc "denso" si sa... l'unico avvolto nel mistero è il chiplet del desktop...

Però, quello che intendo è che per AMD, per contrastare Intel Arrow/Lunar/Phantom e Intel2/Intel1.8, a che pro passare all'N3E per aumentare la prestazione/efficienza/area senza aumentare il core-count, quando con l'N4P + ibrido Zen5C otterrebbero circa la medesima prestazione/efficienza/area del 3nm ma con il 4nm? Il tutto ad una frazione di costo produzione e R&D?

S aumenti il core count poi devi stargli dietro anche con le ram e quindi il rischio potrebbe essere di aver bisogno del quad channel su desktop.

[paolo.oliva2]

Originariamente inviato da maxsin72

S aumenti il core count poi devi stargli dietro anche con le ram e quindi il rischio potrebbe essere di aver bisogno del quad channel su desktop.

Questo è vero, ma si è partiti con DDR5 4800 che bastano per un X16, le DDR5 arriveranno bene bene 10.000 come XMP/EXPO, 2X banda DDR = 2X core-count.

Comunque era più inteso come performances/area. Cioè, mettendo valori di esempio... se il 3nm aumentasse +40% la densità vs 4nm, un Zen C è più denso del 40% rispetto allo Zen normale.... quindi escludendo la frequenza massima, un Zen5C 4nm avrebbe un'area uguale a Zen5 prodotto sul 3nm.

Alla fin fine, una CPU desktop è un po' bizzarra, perchè dovrebbe avere diciamo un 8 core/16TH di potenza per poi arrivare ad una prestazione MT dentro un certo valore TDP. Alla fin fine in quest'ottica un 14900K X8+X16 o un 7950X X16 non differiscono (a parte differenze di silicio), perchè i core hanno prestazioni diverse ed il core-count non è un valore assoluto ma relativo.
Cioè, Zen4C va circa -30% vs un core Zen4 normale ma occupa un -40% di area, quindi è possibile guadagnare +40% di prestazione/area, ma perdendo un -30% di prestazione vs un core-count equivalente di Zen4 (non C). Alla fine si avrebbe si un X24 ibrido, ma in realtà richiederebbe una banda stile X19 Zen 4... > di X16 ma < di X24.

[Cutter90]

Originariamente inviato da maxsin72

In fondo 20 secondi di boot time in più non credo siano così importanti, non litigate dai

Ma va assolutamente. Però si, sinceramente pensavo che una volta settato una standard non si tornasse indietro....

[paolo.oliva2]

APU AMD Strix Point "Ryzen" con 12 core Zen 5 alla pari con Ryzen 7 7700X "Zen 4" a 8 core nei primi leak di Blender (ha dimenticato di scrivere "ibrido" con Zen5 ma che cacchio, possibile che questi sbelinino ancora con ES? E' da gennaio che li avete )

https://wccftech-com.translate.goog/...t&_x_tr_pto=sc

Parrebbe con ES e comunque su un range di 35-45W vs il 7700X che è di 142W. che tradotto sarebbe ~ le stesse prestazioni con 1/3 del consumo.

https://hothardware-com.translate.go...x_tr_hist=true

https://overclock3d-net.translate.go...t&_x_tr_pto=sc

[Ubro92]

Fa sempre fede lo standard jedec, che in base alle ultime tabelle aggiornate arriva a massimo 8800 MT/s con CL62, premettendo che moduli commerciali che arrivano a tanto non esistono, ci si arriva solo in OC con i profili expo e xmp con moduli che di base sono certificati per 4800/5600 JEDEC.

Da quello che vedo la serie 7000 ha un IMC testato per i 5200 CL38 in standard JEDEC, mentre il 14900K fino a massimo 5600 CL40.

Sicuramente al prossimo giro aggiorneranno gli IMC e rilasceranno anche nuovi moduli DDR5 sul mercato, ma tutto va di pari passo ed è piu auspicabile che nel desktop un ibrido arrivi direttamente con Zen 6 a fine ciclo della piattaforma prima di andare su AM6 e DDR6.

[mikael84]

Originariamente inviato da paolo.oliva2

Bella discussione .

Quello che mi chiedo... io ho la sensazione che il chiplet MCM per la serie 9000 possa essere ibrido...

Faccio solamente congetture. Intel senza SMT2 e per quello che si sa non frequenze massime come Intel7, non può competere in MT vs AMD se non con almeno 24 core (fossi in Intel mi concentrerei sulla fascia medio-bassa, ma Intel non vuole e non vorrà perdere d'immagine sulla fascia 1*900K), e io continuo a dire che un Zen5 X16 o ha un IPC/Frequenza alti o con un +10/15% di IPC e frequenze stile 5nm, non mi pare possa avere chissà quale margine per non aumentare il core-count.

Ora, il chiplet per Epyc è certo che sia o solamente Zen5 o solamente Zen5C, quindi non credo possibile che AMD produrrà chiplet ibridi solamente per il desktop.

Però nel mobile, monolitico, pare che la stesura sia tipo un CCX Zen5 + un CCX Zen5C con una L3 condivisa... e uno schema simile sarebbe virtualmente compatibile con il chiplet Zen5 (tale ed uguale a quello Epyc) + una impilazione di un CCX Zen5C (il core Zen5C è talmente piccolo che se impilato sopra la L3 del chiplet, che occhio e croce ha un'area del 50% del chiplet, potrebbe comunque contenere lo stesso core-count dei core Zen5 (1:1) e fino a 2X (1:2)... inoltre la L3 di suo non scalda granchè ed idem i core Zen5C meno dei core Zen5... quindi...

Tra l'altro... il chiplet Epyc Zen5C pare sarebbe X32... ma sembrerebbe uno specchio X16 * 2 se non lo specchio dello specchio di X8 * 4. Che fine farebbero i chiplet X32 N3E Zen5C fallati? Perchè... mia fantasia, se fossero tipo dei creackers, cioè si potessero "tagliare" in 4 (X8 * 4), si getta la parte fallata e quella sana la si riutilizzerebbe per un ibrido desktop, 1 "pezzo" X8 per ogni Chiplet X8 Zen5C (su questo ammetto di essermi sforzato in fantasia). Comunque è da tenere in considerazione che Zen5 mobile praticamente NDA zero... su Epyc "denso" si sa... l'unico avvolto nel mistero è il chiplet del desktop...

Però, quello che intendo è che per AMD, per contrastare Intel Arrow/Lunar/Phantom e Intel2/Intel1.8, a che pro passare all'N3E per aumentare la prestazione/efficienza/area senza aumentare il core-count, quando con l'N4P + ibrido Zen5C otterrebbero circa la medesima prestazione/efficienza/area del 3nm ma con il 4nm? Il tutto ad una frazione di costo produzione e R&D?

Allora, partiamo da Epyc32. Niente di tutto ciò. Ciò che rende decisamente performante zen, è il connubbio tra core - cache e latenza core to core, grazie al collegamento cache sul CCD, latenza che aumenta di 5 volte da CCD a CCD.

Zen 4c, cosa fa? Tramite l'uso sapiente del 5nm 2 fin e celle a 6VT, usa una densità oltre il 30% rispetto ai core basic e alloggia i core in 2 CCX (zen2) da 8 + 8.
La differenza sta nella cache, che non per stare nel range del die (32mb sono circa 25-26mm2), rimane inalterata.
Quindi si formano 2 CCX da 8 +16mb. Immagina se un octa core a CCX su 16mb, e puoi capire che a livello di performance crolli, sia dall'HIT rate sia pure dal core to core, asso nella manica di zen.

Con zen5 epyc 32, non avviene alcuna magia, semplicemente, grazie al nodo, ed alla densità superiore, vengono collocati 32 core con 64mb di cache, sempre tramite i dual CCX.
Per creare questo, serve una densità molto elevata, e magari CCD più grandi per contenere la grossa cache, in alternativa dimezzare la cache ed impilarla.

Come vedi, devi sempre fare un rapporto tra core e cache.

L'ibrido nel mobile viene utilizzato per portatili ad ultra basso consumo, tipo 15-30watt, ed usano la combo di 2+4, ovvero tramite una cache di 16mb, i core vi accedono.
Un sistema ad 8+8, ricadrebbe tutto lato cache, ed aumenterebbe il core to core, quindi andrebbe rivista anche la parte più gravosa, ovvero la cache.
La soluzione più logica, sarebbe aspettare l'evolversi delle nanomerie, ed inserire direttamente 16 core puliti, oppure dotare il mercato di una combo di dual CCD, dove uno è basic, uno è core C. per MT, una situazione alla intel praticamente, con la differenza che i core C, sono core basic, con alcuni transistor tagliati che servivano ad alimentare clock più elevati.

Ovviamente, per alimentare il tutto serviranno delle ram all'altezza... come lo sbandierato 8,8 GT/S
16 core li avremmo con le ddr6, o in fase alder/raptor (con questo non dico in combo), ma una gen a 32core con ancora le ddr5, pre passaggio a ddr6.

Di zen6 al momento, le poche info che abbiamo, riguardano un sistema di collegamento atto a diminuire le latenze core to core tra CCD, che sono 5 volte più alte.

[paolo.oliva2]

Originariamente inviato da mikael84

Allora, partiamo da Epyc32. Niente di tutto ciò. Ciò che rende decisamente performante zen, è il connubbio tra core - cache e latenza core to core, grazie al collegamento cache sul CCD, latenza che aumenta di 5 volte da CCD a CCD.
Zen 4c, cosa fa? Tramite l'uso sapiente del 5nm 2 fin e celle a 6VT, usa una densità oltre il 30% rispetto ai core basic e alloggia i core in 2 CCX (zen2) da 8 + 8.
La differenza sta nella cache, che non per stare nel range del die (32mb sono circa 25-26mm2), rimane inalterata.
Quindi si formano 2 CCX da 8 +16mb. Immagina se un octa core a CCX su 16mb, e puoi capire che a livello di performance crolli, sia dall'HIT rate sia pure dal core to core, asso nella manica di zen.

Non ti seguo... Zen2 aveva CCX da X4, è Zen3 cha passa il CCX a X8... e tutti i CCX mobile sono X8 con 16MB di L3, ma non c'è nessun crollo prestazionale... (nel mobile) anzi, AMD da' l'IPC di Zen4C uguale a Zen4 e fino a -3% nel caso di programmi fortemente L3 dipendenti.
Cioè... con Zen2 avevamo 2 CCX X4 ciascuno con 16MB di L3, e con Zen3 si passa a CCX X8 con 32MB di L3, la L3 a core è la stessa ma si elimina la latenza di collegamento tra le 2 L3 (16MB CCX1 e 16MB del CCX 2).

Con zen5 epyc 32, non avviene alcuna magia, semplicemente, grazie al nodo, ed alla densità superiore, vengono collocati 32 core con 64mb di cache, sempre tramite i dual CCX.
Per creare questo, serve una densità molto elevata, e magari CCD più grandi per contenere la grossa cache, in alternativa dimezzare la cache ed impilarla.
Come vedi, devi sempre fare un rapporto tra core e cache.

Ma non è una esclusiva del core C, nel senso che i 2MB o 4MB di L3 a core li vediamo anche nei core non C, ad esempio nel mobile, ma mi pare anche nel desktop su alcuni modelli.

L'ibrido nel mobile viene utilizzato per portatili ad ultra basso consumo, tipo 15-30watt, ed usano la combo di 2+4, ovvero tramite una cache di 16mb, i core vi accedono.

Quello che riporti è l'ibrido Zen4 base... e utilizza il 4nm generico (come l'8000G), non l'N4P... ed infatti Strix Point arriva fino a 12 core ibrido e mi pare fino a 45W e più (però qui i Watt sono altra cosa perchè il processo (N4P) e l'architettura (Zen5) sono entrambi più efficienti.

Un sistema ad 8+8, ricadrebbe tutto lato cache, ed aumenterebbe il core to core, quindi andrebbe rivista anche la parte più gravosa, ovvero la cache.

Le perdite che si vedono tra L3 da 2MB/core e 4MB/core non riflettono la realtà... perchè sono L3 da 32MB per 8 core con latenza mi pare 40, dimezzate a 16MB come capacità ma sempre con la medesima latenza dei 32MB.
Cioè, se si fa il test delle cache/DDR con AIDA, la L1/L2/L3 viaggiano tutte ad una frequenza simile a quella dei core, ma la banda è data dalla latenza e la latenza è in base alla dimensione della cache.
Che 16MB di L3 per 8 core riportino una incidenza maggiore di cache missing rispetto a 32MB, è certo... però questo lo si valuta con la predizione Zen4, con una frequenza/latenza L3 riferita al 5nm, con DDR5 a 6000, con una frequenza di 2GHz per l'NB, con latenza 40...
Una predizione migliore, una latenza di 20 per 16MB anzichè 40 per 32MB, una frequenza NB non limitata a 2GHz ma a 5GHz, delle DDR5 non 4800/6000 ma 10K/12K, una L3 a frequenza più alta... e non dimentichiamoci la L3 3D.

La soluzione più logica, sarebbe aspettare l'evolversi delle nanomerie, ed inserire direttamente 16 core puliti, oppure dotare il mercato di una combo di dual CCD, dove uno è basic, uno è core C. per MT, una situazione alla intel praticamente, con la differenza che i core C, sono core basic, con alcuni transistor tagliati che servivano ad alimentare clock più elevati.

Perdonami ma non riesco a comprendere il filo... AMD dovrebbe aspettare nanometrie più dense per l'ibrido, mentre Intel è ricorsa all'ibrido proprio per la mancanza di nanometrie più dense... cioè, Intel ha fatto l'ibrido su Intel7 che è una nanometria meno densa del 7nm TSMC... mentre per AMD parliamo del 4nm che è un'enormità più denso e dovrebbe aspettare cosa? Il 2nm?
Poi c'è un discorso tutto differente di implementazione ibrida tra AMD ed Intel... che è difficile da spiegare.

AMD inserisce 1 core C al posto di 1 core P, per rendere più efficiente l'aumento di prestazione, perchè in fin dei conti il core C è un core ottimizzato e più denso per operare a frequenze leggermente inferiori, con lo stesso ISA, stesso IPC e sempre SMT2, e virtualmente il funzionamento ottimale lo avrebbe in MT con carico 100% dove la differenza di frequenza è minima in quanto i core P hanno frequenze ben inferiori a quella turbo massima, e di qui la differenza con i core C è ovviamente inferiore.

Intel inserisce 2 core E al posto di 1 core P, ma i 2 core E non uguagliano la prestazione del core P, perchè non sono SMT2 e perchè hanno un IPC inferiore... a cui si aggiunge il prb ISA diverso. Quanto core E servono per uguagliare la prestazione di 1 core P? 3? 4? In AMD già 2 core C supererebbero nettamente il core P. Io non conosco le aree precise Intel... ma mi pare di ricordare che il core P Intel è più grasso del core Zen4 (tra densità e numero transistor), e non credo che 1 core Zen4C occupi un'area maggiore rispetto a 3-4 core C Intel... non ho i dati precisi, ma mi pare che il core Zen C vinca su tutto sul core E Intel, prestazione/area e prestazione/consumo.

Ovviamente, per alimentare il tutto serviranno delle ram all'altezza... come lo sbandierato 8,8 GT/S
16 core li avremmo con le ddr6, o in fase alder/raptor (con questo non dico in combo), ma una gen a 32core con ancora le ddr5, pre passaggio a ddr6.

Presumo che intendi 16 core a CCX per 32 core totali.
L'8.8 GT/S... abbiamo superato già i 10 GT/s (anche se in OC).
https://www.hdblog.it/hardware/artic...mhz-overclock/
A mio parere non li vedremo più 32 core P sul desktop... perchè tra aumento iGPU e implementazione IA...
Ma è proprio per l'IA che io presumerei un aumento del core-count ma su core C... perchè (mia impressione e posso sbagliarmi) l'IA predilige un numero superiore di logiche meno potenti rispetto a meno logiche più potenti.

Sugli APU AMD vedo una potenza Tops riferita all'NPU e poi "fino a" nell'utilizzo IA condiviso NPU/iGPU/X86... e il core C ci va a pennello, perchè aumenta il core-count favorevolmente rispetto all'are rispetto ai core P, aumenta la prestazione/efficienza...

Di zen6 al momento, le poche info che abbiamo, riguardano un sistema di collegamento atto a diminuire le latenze core to core tra CCD, che sono 5 volte più alte.

Per me faranno una cippone L2/L3 stile IBM, nel centro, bello condiviso tra 1-8 Chiplet, con funzione IOD. Tanto si passa già da 12 chiplet per X96 (Epyc Zen4) a 6 chiplet per X192 (Epyc Zen5C).

[SnobWatch]

Originariamente inviato da Cutter90

Ma se go scritto nel messaggio dopo che ho scritto "disabilitati" invece che "abilitati"?
Ma vogliamo leggere quello che uno scrive o no?
Non mi interessa quanto boota il tuo rispetto al 13900k.
Il mio lo fa nel doppio del tempo del mio 11900k e anche del mio 10850 che ho al lavoro tra l atro.
Questo è il punto. E non è che "sono io". La piattaforma con il 7800 x3d ha questo tempo di boot e online sono tutti messi come me.
Ram cpu mobile quello che vuoi. Ma il tempo è questo e non c'è modo di mgilorare più di così da quello che ho capito.

Ti confronti con gente che non sa usare il PC (o che magari non gli interessa).
Il 7800X3D è un normalissimo zen4 e come tale può bootare normalmente con il context restore e il Power down attivo, riducendo drasticamente i tempi di boot.
La maggioranza delle persone che compra questa CPU la compra attiva l'xmp e bona, questo non significa però che la piattaforma non può bootare più velocemente.
Quindi, si, "sei tu" che non ti impegni.

[Cutter90]

Originariamente inviato da SnobWatch

Ti confronti con gente che non sa usare il PC (o che magari non gli interessa).
Il 7800X3D è un normalissimo zen4 e come tale può bootare normalmente con il context restore e il Power down attivo, riducendo drasticamente i tempi di boot.
La maggioranza delle persone che compra questa CPU la compra attiva l'xmp e bona, questo non significa però che la piattaforma non può bootare più velocemente.
Quindi, si, "sei tu" che non ti impegni.

Io non so se lo stai facendo apposta e stai trollando o cosa. Ho già detto che li ho GIÀ ATTIVATI e il tempo è di 40 secondi fino al login. È chiaro?
E in ogni modo un pc non è che "va saputo usate" per farlo bootare velocemente. Siamo nel 2024, intel boota velocemente senza toccare nulla con un i9 10850k.
Quindi non continuare a difendere la piattaforma a caso. E visto che non stai portando cose "costruttive", ma stai solo dando contro, quindiamola qui. Come detto per me il caso è chiuso.

[paolo.oliva2]

Purtroppo questo è il livello informatico di chi scrive gli articoli.

https://www-tomshardware-com.transla...t&_x_tr_pto=sc

I benchmark di Blender non menzionano la potenza, un fattore importante nelle prestazioni della CPU. Se questo campione Strix Point mostra che una CPU Zen 5 da 65 W si comporta meglio di una CPU Zen 4 da 105 W , i risultati sono incoraggianti.

Nel mobile come nei Threadripper ed Epyc, i Watt riportati sono il PPT, quindi i 45W rimangono 45W e non vanno moltiplicati per 1.35, mentre invece sono proprio i 105W del 7700X che sono TDP che vanno moltiplicati per 1.35 e corrispondono a 142W PPT.

Quindi non è Zen5 65W = 105W 7700X ma Zen5 45W PPT = 142W PPT 7700X. Il miglioramento di efficienza (tra ibrido e N4P) cambia, perchè da meno del doppio si passerebbe a più del triplo... una pagliuzza Su questa base l'X24 mobile consumerebbe MENO del 7700X X8 (-50W) performando 2X..

Direi che non sia un risultato incoraggiante, ma bensì un risultato entusiasmante... ma sei Tom's... poi vedremo quando scriverai per Intel che aggettivi userai...