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Originariamente inviato da Folgore 101
La sparo, il prossimo Ryzen 3000 sarà un 2 CCX da 6 core, 12C/24TH frequenza all core 4.0Ghz, 4,6GHz su 2 core, +10% di IPC in 105W TDP.
Potrebbe essere un:
3800 - 12C/24TH;
3700 - 8C/16TH;
3600 - 6C/12TH;
3500 - 4C/8TH;
3300 - 4C/4TH
Il Ryzen 3000G sarà un 1 CCX da 6 core, 6C/12TH frequenza all core 3.8Ghz, 4,4GHz su 2 core, +10% di IPC in 65W TDP. Per la GPU passo, non ne ho idea.
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Io condividuo la tua opinione.
Secondo me AMD non ha intenzione di sdoppiare la linea Zen X86 (settore server con la necessità di avere quanti più core possibile e settore desktop più a freno), e forse la confusione di quei rumors su quanti core a CCX e quanti CCX a die, è proprio il centro di tutto il discorso.
Sulla base di ciò, faccio la mia previsione.
Ci sono 2 punti:
L'IF genera latenza nel collegamento con più CCX, quindi se si vuole diminuire la latenza ma aumentare il numero di core, l'unica scelta è aumentare i core a CCX.
Altro punto, la frequenza IF viene frazionata tra il collegamento tra i 2 CCX del die e più die... aumentando il numero di core a CCX, si potrebbe arrivare ad un numero di core tale da non essere necessario 2 CCX a die.
Secondo me il CCX/die di Zen2 sarà totalmente differente... presumerei che la L3 non sia più dedicata al singolo CCX e collegata a tutte le L3 del die, ma una L3 globale dove il 1° CCX può andare a pescare i dati nella L3 del 2° CCX senza ricorrere all'IF (un po' come in BD che la L2 era condivisa tra 2 core).
Come aumentare i core a CCX?
Ora... se il 7nm permetterà un X48/X64 Epyc, AMD non può rinunciare a questa possibilità... però non può nemmeno portare un X16 nella piattaforma AM4, ma nemmeno aspettarsi tanti fallati da proporre un X12 in quantità (o addirittura arrivare a castrare un die sano)... Fare 2 catene distinte auenterebbe i costi, cosa che storicamente AMD ha sempre optato alla diminuzione massima dei costi.
La sparo grossa, perdonatemi... ma se AMD realizzasse un die base molto piccolo e potesse attaccare più die senza ricorrere all'IF ma semplicemente "attaccando" la L3? In fin dei conti il SOC/MC è attaccato alla L3, che la L3 sia 4MB, 8MB, 16MB, sarebbe indifferente.
Per intenderci, sarebbe come realizzare un package TR4/Epyc ma senza ricorrere all'IF, semplicemente attaccando le L3 con i vari core.
In questo modo il CCX sarebbe semplicemente modulare... cioè il die avrebbe 1 CCX del taglio che si vuole e compatibile di per sè (aumentando i core) al 7nm+, al 5nm e via di seguito.
I fallati si riciclerebbero alla grande, ed il die potrebbe essere X4, X6, X8, X10, X12 e X16, a piacere.
La produzione sarebbe unica, e bingo sulla soluzione n° core/CCX.
P.S.
Giuro che non ho preso alcuna droga
